作者: AMD
LogiCORE™ RapidIO Logical (I/O) and Transport Layer Interface 是針對 Virtex™ II 和 Virtex II Pro 系列現場可程式化閘陣列 (Field Programmable Gate Array, FPGA) 而最佳化，並且相容邏輯輸入/輸出與通用傳輸規格 1.2。
支援 LogiCORE™ IP Serial RapidIO v5.6 – SRIO 第 1.3 代（並提供第 2 代 5G 線路速率延伸功能）。
如需第 2 代序列快速 IO LogiCORE IP 的資訊，請按一下此處。
LogiCORE IP Serial RapidIO Endpoint 解決方案設計符合第 1.3 代快速輸入輸出 (Rapid Input Output, RapidIO) 規格，並提供第 2 代 5G 線路速率支援，是由具高度彈性且最佳化的序列快速 IO 實體層核心，加上一個邏輯 (I/O) 及傳輸層核心所組成。此核心設計旨在確保時序可測，進而大幅縮減工程設計所需時間，讓資源能投入至使用者具體的應用邏輯。
RapidIO Logical (I/O) and Transport Layer 核心與 RapidIO Physical Layer 核心提供了整的序列快速 IO 通訊協定堆疊。此外，這些核心還內附高度最佳化且可設定的緩衝區設計，以供實現序列快速 IO 端點。在模組化 IP 設計方法提供彈性，讓客製化變得簡單的同時，AMD 的工具鏈能利用這些建構區塊 IP 核心，透過可設定且簡單易用的圖形使用者介面，將 FPGA 序列端點的生成作業自動化。
硬體評估逾時時間 *：約 8 小時
| LogiCORE™ | 版本 | 軟體支援 | 支援的器件系列 |
|---|---|---|---|
| RapidIO Physical Layer Interface Core Gen 1 | v5.6 | ISE™ 13.1 | Virtex™ 6 HXT / LXT / SXT Virtex 5 FXT / SXT / LXT Virtex 4 FX Spartan™ 6 LXT |
* 上述任何知識產權 (Intellectual Property, IP) 核心的硬體評估授權，可讓您在設計中參數化、產生並實體化這些核心。您也可以執行功能與時序模擬，並產生位元流，可以用來在硬體中下載並配置設計。
此表中的 IP 核心在程式設定的器件中會發揮完整功能一段時間。在此之後，IP 會「逾時」（停止運作），您將需要再次下載並設定現場可程式化閘陣列 (Field-Programmable Gate Arrays, FPGAs)。
特定 AMD 技術可能需要第三方的啟用或啟動。支援的功能可能會因作業系統而異。 如需特定功能，請向系統製造商確認。沒有技術或產品是絕對安全的。