PCI Express und AMD Technologie

Übersicht

PCI Express® (PCIe®) ist eine universell einsetzbare serielle Verbindung, die für eine breite Palette von Anwendungen von Kommunikation, Rechenzentren, Unternehmen, Embedded-Systemen über Prüf- und Messtechnik bis zum Militär und weiteren Märkten geeignet ist. Mit ihr können Peripheriegeräte angebunden werden und sie kann als Chip-to-Chip-Schnittstelle sowie als Brücke zu vielen anderen Protokollstandards verwendet werden.

AMD bietet in vielen Chips leistungsstarke, energiesparende integrierte Blöcke für PCI Express.

AMD stellt darüber hinaus Hard- und Soft-IP-Blöcke für DMA und Bridge bereit, die den integrierten Block für PCI Express nutzen, außerdem Platinen mit PCI Express Steckverbindern, Konnektivitätskits, Referenzdesigns, Treiber und Tools für eine einfache Implementierung von PCIe-basierten Designs.

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Adaptive AMD Versal SoC Lösungen

Systeme, die Implementierungen der PCI Express® Spezifikation nutzen, sind in Rechenzentren, Kommunikations- und integrierten Anwendungen weit verbreitet. Die Vielzahl an Verbindungsoptionen in der Versal™ Architektur unterstützt direkt den Wunsch der Benutzer, sich auf ihre Kernkompetenz zu konzentrieren und gleichzeitig fortschrittliche, standardbasierte Schnittstellen zu nutzen. Im Vergleich zu vollständig Software-basierten IP-Lösungen bieten die integrierten Blöcke für PCI Express in der Versal Architektur eine erstklassige Performance bei hoher Benutzerfreundlichkeit. In die Versal Architektur sind fünf Arten integrierter Blöcke für PCI Express integriert:

• MDB5: integrierter Block für PCI Express Rev. 5.0 mit DMA/Bridge
• CPM5: integrierter Block für PCI Express Rev. 5.0 mit DMA/Bridge
• PL PCIE5: integrierter Block für PCI Express Rev. 5.0
• CPM4: integrierter Block für PCI Express Rev. 4.0 mit DMA/Bridge
• PL PCIE4: integrierter Block für PCI Express Rev. 4.0

MDB5, CPM5, PL PCIE5, CPM4 und PL PCIE4 ermöglichen in Verbindung mit den verfügbaren GTYP- und GTY-Transceivern einen Schnittstellenbetrieb mit den in der Spezifikation definierten Datenraten. Diese reichen von 2,5 GT/s pro Lane mit einer Lane (Gen1x1) bis zur maximalen Verbindungskonfiguration, wobei einige integrierte Blöcke 32 GT/s pro Lane mit 8 Lanes (Gen5x8) und 16 GT/s pro Lane mit 16 Lanes (Gen4x16) erreichen.

Die folgende Tabelle fasst die wichtigsten Merkmale der integrierten Blöcke für PCI Express in der Versal Architektur zusammen. Im Versal Architecture and Product Data Sheet: Overview (DS950) finden Sie weitere Informationen zu verfügbaren Ressourcen und Fähigkeiten basierend auf bestellbaren Kombinationen aus Chip, Gehäuse und Geschwindigkeits-/Spannungsklasse.

MDB5, CPM5, PL PCIE5, CPM4 und PL PCIE4 können bei reduzierten Verbindungskonfigurationen verwendet werden, um Produktdesigns hinsichtlich der Kosten zu optimieren, neue Bauformen zu unterstützen, die Komplexität der Platinen zu verringern und Budgets für die Stromversorgung zu reduzieren. Je nachdem, welche Art von Soft-IP-Lösung zur Erweiterung der Fähigkeiten dieser integrierten Blöcke auf Anwendungsebene verwendet wird, können reduzierte Verbindungskonfigurationen außerdem eine geringere Nutzung der Ressourcen für programmierbare Logik unterstützen. Bei CPM5, PL PCIE5, CPM4 und PL PCIE4 kann der Port-Typ als Endpunkt (EP), Root Port (RP) und Switch konfiguriert werden. MDB5 kann als Endpoint- (EP-) und Root Port- (RP-) Port-Typen konfiguriert werden.

Vorab verifizierte High-Performance-DMA/Bridge-Subsysteme für die integrierten Blöcke für PCI Express in der Versal-Architektur ermöglichen es Benutzern, sich auf ihre wichtigsten Design-Bereiche zu konzentrieren.  Folgende DMA/Bridge-Subsysteme stehen zur Verfügung:

• MDB5 enthält zwei Controller für PCI Express und integriert zwei Instanzen eines DMA/Bridge-Subsystems. Die Verwendung des integrierten DMA ist optional, und jede Instanz kann unabhängig voneinander angepasst werden. Die DMA-Subsysteme bieten eine enge Kopplung mit integrierten Prozessoren und dem AXI Interconnect. Die Subsysteme enthalten auch eine Bridge-Funktionalität. Daten können mit Memory-Mapped-Techniken (Abbildung in den Speicher) verschoben werden, wozu auch das programmierbare Network-on-Chip (NoC) gehört.
• CPM5 enthält zwei Controller für PCI Express und integriert auch zwei Instanzen eines QDMA/Bridge-Subsystems. Die Verwendung des integrierten DMA ist optional, und jede Instanz kann unabhängig voneinander angepasst werden. Die QDMA-Subsysteme bieten einen skalierbaren, warteschlangenbasierten Speicherdirektzugriff (Direct Memory Access, DMA) für das Verschieben riesiger Datenmengen mit geringer Latenz und zusätzlich Unterstützung für mehrere physische und virtuelle Funktionen, die üblicherweise von Produkten der Enterprise-Klasse benötigt werden. Daten können mit Memory-Mapped-Techniken verschoben werden, wozu auch das programmierbare Network-on-Chip (NoC) gehört, oder sie können mit Streaming-Techniken in die programmierbare Logik des adaptiven Versal SoC verschoben werden. Die Subsysteme enthalten auch eine Bridge-Funktionalität zum AXI Interconnect.
• CPM4 enthält zwei Controller für PCI Express und integriert auch eine Instanz eines QDMA/XDMA/Bridge-Subsystems. Die Verwendung des integrierten DMA ist optional und kann, sofern verwendet, als QDMA-Subsystem wie bei CPM5 oder als XDMA-Subsystem konfiguriert werden. Daten können mit Memory-Mapped-Techniken verschoben werden, wozu auch das programmierbare NoC gehört, oder sie können mit Streaming-Techniken in die programmierbare Logik des adaptiven Versal SoC verschoben werden. Das Subsystem enthält auch eine Bridge-Funktionalität zum AXI Interconnect.
• PL PCIE5 und PL PCIE4 sind individuelle Controller für PCI Express und werden durch Soft-IP-Implementierungen von DMA/Bridge-Subsystemen unterstützt, die bei AMD über den IP-Katalog der Vivado™ Design Suite zur Verfügung stehen – und weitere Lösungen sind bei AMD Adaptive Computing Partnern erhältlich.

Für die meisten Benutzer können die verfügbaren DMA/Bridge-Subsysteme zeitsparende Infrastrukturen bereitstellen, die eine schlüsselfertige High-Performance-Datenverschiebung ermöglichen. Weitere Informationen finden Sie im Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express Product Guide (PG347), im Versal Adaptive SoC DMA and Bridge Subsystem for PCI Express Product Guide (PG344) und in der Lösung AXI Bridge with DMA for PCIe vom AMD Adaptive Computing Partner Smartlogic GmbH.

Für Benutzer, die ihr eigenes DMA/Bridge-Subsystem anbinden möchten, um weiter von ihren Investitionen in Treiber und Anwendungssoftware zu profitieren oder um die Funktionalität durch ihre profunden Kenntnisse der Endanwendung anzupassen bzw. zu optimieren, gibt es Möglichkeiten, Designs direkt für Controller für PCI Express in den Blocks CPM5, PL PCIE5, CPM4 und PL PCIE4 zu entwickeln. Siehe Versal Adaptive SoC CPM Mode for PCI Express Product Guide (PG346) und Versal Adaptive SoC Integrated Block for PCI Express LogiCORE IP Product Guide (PG343). Für größtmögliche Freiheit bei der Implementierung vollständig benutzerdefinierter Lösungen bietet AMD eine Soft-IP-Core-PHY für PCI Express an, mit der Designer ihre eigenen Controller für PCI Express an verfügbare GTYP- und GTY-Transceiver anbinden können. AMD Adaptive Computing Partner, einschließlich Fidus Systems, Inc., bieten Entwicklungs- und Beratungsservices mit einzigartigen Wertversprechen an, um das Design mit adaptiven Versal SoCs zu differenzieren und zu beschleunigen.

UltraScale+ Chip-Lösungen

In AMD 16 nm UltraScale+™ Chips sind viele wichtige PCI Express® Funktionen integriert, die für moderne Rechenzentren, Kommunikations- und Embedded-Anwendungen benötigt werden. UltraScale+ Chips verwenden drei Arten integrierter Blöcke: PCIE4, PCIE4C und PCIE4CE.

Die PCIE4-Blöcke bieten Konformität mit der PCI Express Base Specification v3.1 und unterstützen bis Gen3x16, außerdem können sie für geringere Verbindungsbreiten und -geschwindigkeiten konfiguriert werden. Ein Gen4-Betrieb wird vom PCIE4-Block nicht unterstützt.

PCIE4C-Blöcke bieten Konformität mit der PCI Express Base Specification v3.1, die bis zu 8,0 GT/s (Gen3) unterstützt, und sie sind auch mit der PCI Express Base Specification v4.0 kompatibel, die bis zu 16,0 GT/s (Gen4) unterstützt. PCIE4C-Blöcke bieten auch Konformität mit der CCIX Base Specification v1.0, Version 0.9, die Geschwindigkeiten von bis zu 16,0 GT/s unterstützt. PCIE4C-Blöcke unterstützen bis zu 16 Lanes bei Gen3 oder bis zu 8 Lanes bei Gen4 und können für geringere Verbindungsbreiten und -geschwindigkeiten konfiguriert werden, um Ressourcen und Energie zu sparen.

PCIE4CE-Blöcke bieten Konformität mit der PCI Express Base Specification v4.0, die bis zu 16,0 GT/s (Gen4) unterstützt. PCIE4CE-Blöcke unterstützen bis zu 16 Lanes bei Gen3 oder bis zu 8 Lanes bei Gen4 und können für geringere Verbindungsbreiten und -geschwindigkeiten konfiguriert werden, um Ressourcen und Energie zu sparen. Einige Chips enthalten nur eine Version des integrierten Blocks, während andere Chips eine Mischung verschiedener Versionen integrierter Blöcke bieten.

Alle integrierten Blöcke für PCIe® in der UltraScale™ Architektur können als Endpunkt- oder Root-Port konfiguriert werden. Der Root-Port kann zum Aufbauen der Basis für einen Root Complex verwendet werden, um eine benutzerdefinierte Chip-to-Chip-Kommunikation über das PCI Express Protokoll zu ermöglichen und ASSP-Endpunkt-Einheiten wie Ethernet-Controller, Fibre Channel-HBAs oder NVMe-SSDs an FPGA, MPSoC oder RFSoC anzubinden.

Der integrierte Block für PCI Express unterstützt:

• Fähigkeit bis Gen3x16 in allen Versionen integrierter Blöcke, plus Kompatibilität mit Gen4x8 in Chips mit PCIE4C-Blöcken, plus Konformität mit Gen4x8 in Chips mit PCIE4CE-Blöcken. Informationen zu bestimmten unterstützten Verbindungsbreiten und -raten finden Sie im IP-Produkthandbuch für die gewünschte IP (UltraScale+ Devices Integrated Block for PCI Express Product Guide (PG213), DMA/Bridge Subsystem for PCI Express Product Guide (PG195), QDMA Subsystem for PCI Express Product Guide (PG302)). Für weitere Informationen zur Kompatibilität von PCIE4C-Blöcken mit Gen4x8 siehe UltraScale+ Devices Integrated Block for PCI Express Product Guide (PG213). Die verfügbaren Verbindungsbreiten können von der Anzahl der verfügbaren Transceiver und der Pinbelegung des Gehäuses abhängen.
• Vier physische Funktionen und 252 virtuelle Funktionen zur Unterstützung der Single Root-I/O-Virtualisierung (SR-IOV) für die gemeinsame Nutzung von E/A-Ressourcen.
• Erweiterte Anzahl von Tags (256), um mehr Anfragen zu unterstützen, wodurch die Gesamtleistung des Systems verbessert werden kann.
• Integrierte MSI-X-Tabellen.

Zu den verfügbaren Soft-IP-Implementierungen von DMA/Bridge gehören:

• Das AMD QDM-IP-Subsystem ist unsere führende DMA-Lösung für PCIe. Das QDMA bietet Unterstützung für SR-IOV mit mehreren physischen und virtuellen Funktionen mit skalierbaren Warteschlangen. Das QDMA stellt auch eine AXI-Bridge-Funktionalität bereit. Weitere Informationen finden Sie hier: QDMA Subsystem for PCI Express Product Guide (PG302).
• Das AMD XDMA-IP-Subsystem ist unsere ältere DMA-Lösung für PCIe, die von sehr vielen Kunden verwendet wird. Das XDMA stellt auch eine AXI-Bridge-Funktionalität bereit. Weitere Informationen finden Sie hier: DMA/Bridge Subsystem for PCI Express Product Guide (PG195).
• Lösungen von AMD Adaptive Computing Partnern wie AXI Bridge with DMA for PCIe, High Channel Count DMA for PCIe und Multichannel DMA for PCIe von Smartlogic GmbH.

Für AMD Zynq™ UltraScale+™ MPSoCs und RFSoCs steht ein zusätzlicher integrierter Blocktyp für PCIe – einschließlich DMA/Bridge – zur Verfügung, der eng mit dem integrierten Verarbeitungssystem gekoppelt ist und von einem Root-Port-Treiber für Embedded Linux® unterstützt wird. Weitere Informationen finden Sie unter Zynq™ UltraScale+ Device Technical Reference Manual (UG1085). Für größtmögliche Freiheit bei der Implementierung vollständig benutzerdefinierter Lösungen bietet AMD auch eine Soft-IP-Core-PHY für PCI Express an, mit der Designer ihre eigenen Controller für PCI Express an verfügbare Transceiver anbinden können. AMD Adaptive Computing Partner, darunter Fidus Systems, Inc., bieten Entwicklungs- und Beratungsservices mit einzigartigen Wertversprechen an, um das Design mit UltraScale+ Chips zu differenzieren und zu beschleunigen.

Produkte und Technologien zur Unterstützung

UltraScale Lösungen

In AMD 20 nm UltraScale™ Chips sind viele wichtige PCI Express® Funktionen integriert, die für moderne Rechenzentren, Kommunikations- und Embedded-Anwendungen benötigt werden.

Der integrierte Block für PCI Express unterstützt:

• Nativer integrierter Gen3x8* PCIe® Block
  
• 64 Tags für PCIe Anfragen
• Multi-Vektor-MSI für bis zu 32 Vektoren und MSI-X
• Weitere Informationen finden Sie hier: UltraScale Devices Gen3 Integrated Block for PCI Express LogiCORE IP Product Guide (PG156).

Zu den verfügbaren Soft-IP-Implementierungen von DMA/Bridge gehören:

• Das AMD XDMA-IP-Subsystem ist unsere PCIe DMA-Produktionslösung, die von sehr vielen Kunden verwendet wird. Weitere Informationen finden Sie hier: DMA/Bridge Subsystem for PCI Express Product Guide (PG195).
• AMD stellt eine Produktions-IP für eine Bridge von AXI Memory Mapped zu PCI Express bereit. Weitere Informationen finden Sie hier: AXI Bridge for PCI Express Gen3 Subsystem Product Guide (PG194).
• Lösungen von AMD Adaptive Computing Partnern wie AXI Bridge with DMA for PCIe, High Channel Count DMA for PCIe und Multichannel DMA for PCIe von Smartlogic GmbH.

*Informationen zu bestimmten unterstützten Verbindungsbreiten und -geschwindigkeiten finden Sie im entsprechenden Produktleitfaden für die gewünschte IP.

AMD Adaptive Computing Partner, darunter Fidus Systems, Inc., bieten Entwicklungs- und Beratungsservices mit einzigartigen Wertversprechen an, um das Design mit UltraScale Chips zu differenzieren und zu beschleunigen.

Produkte und Technologien zur Unterstützung

7-Serie Lösungen

In AMD 28 nm 7-Serie Chips sind viele wichtige PCI Express® Funktionen integriert, die für moderne Rechenzentren, Kommunikations- und Embedded-Anwendungen benötigt werden.

Der integrierte Block für PCI Express unterstützt:

• Nativer integrierter Gen3x8* PCIe® Block
• 64-Bit- und 128-Bit-Datenbreiten
• Weitere Informationen finden Sie hier: Virtex-7 FPGA Gen3 Integrated Block for PCI Express v4.3 Product Guide (PG023) und 7 Series FPGAs Integrated Block for PCI Express LogiCORE IP Product Guide (PG054).

Zu den verfügbaren Soft-IP-Implementierungen von DMA/Bridge gehören:

• Das AMD XDMA-IP-Subsystem ist unsere PCIe DMA-Produktionslösung, die von sehr vielen Kunden verwendet wird. Weitere Informationen finden Sie hier: DMA/Bridge Subsystem for PCI Express Product Guide (PG195).
• AMD stellt eine Produktions-IP für AXI Memory Mapped zu PCI Express bereit. Weitere Einzelheiten finden Sie hier: AXI Memory Mapped to PCI Express (PCIe) Gen2 v2.9 LogiCORE IP Product Guide (PG055).
• Lösungen von AMD Adaptive Computing Partnern wie AXI Bridge with DMA for PCIe, High Channel Count DMA for PCIe und Multichannel DMA for PCIe von Smartlogic GmbH.

*Informationen zu bestimmten unterstützten Verbindungsbreiten und -geschwindigkeiten finden Sie im entsprechenden Produktleitfaden für die gewünschte IP.

AMD Adaptive Computing Partner, einschließlich Fidus Systems, Inc., bieten Entwicklungs- und Beratungsservices mit einzigartigen Wertversprechen an, um das Design mit 7-Serie Chips zu differenzieren und zu beschleunigen.

Produkte und Technologien zur Unterstützung