Especificación abierta de AMBA 4
Las especificaciones AMBA® definen las interfaces y protocolos, en el chip y fuera de él, para su uso en aplicaciones en múltiples áreas de mercado.
- Descripción general
- Documentación
- Beneficios clave
- Detalles
- Versiones de las herramientas compatibles
Descripción del producto
AMBA® AXI4 (Advanced eXtensible Interface 4) es la cuarta generación de la especificación de interfaz AMBA de Arm®. AMD Vivado™ Design Suite y ISE Design Suite amplían la metodología de diseño de la plataforma AMD con la primera conexión rápida (plug-and-play) de IP compatible con AXI4 de la industria de semiconductores.
Para los clientes que confían en IP para cumplir con sus requisitos de tiempo de comercialización para los diseños basados en UltraScale™, Serie 7, Zynq™ 7000, Virtex™ 6 y Spartan™ 6, la conexión rápida (plug-and-play) de IP AXI4 ofrece una única interfaz estándar para facilitar la integración de IP. AMD ofrece un amplio conjunto de IP basadas en AXI4 con una única interfaz estándar abierta a través de los dominios Embedded, DSP (Digital Signal Processing, procesamiento de señales digitales) y Logic.
Mayor productividad
- Consolida una amplia gama de interfaces en una sola (AXI4), de modo que los usuarios solo necesitan conocer una familia de interfaces
- Hace que la integración de IP desde diferentes dominios, así como el desarrollo de su propia IP o de terceros socios sea más fácil
- Ahorra esfuerzo de diseño porque la IP AXI4 ya está optimizada para el mayor rendimiento, una máxima capacidad de procesamiento y latencia más baja
Mayor flexibilidad
- Compatible con usuarios de Embedded, DSP y Logic Edition
- Adapte la interconexión para cumplir con los objetivos del sistema: rendimiento, área y potencia
- Le permite crear los productos más atractivos para sus mercados objetivo
Amplia disponibilidad de IP
AMD trabajó en estrecha colaboración con ARM para definir la especificación AXI4 destinada a sistemas y diseños basados en FPGA (Field-Programmable Gate Arrays, matriz de puertas lógicas programable en campo) de alto rendimiento. Como parte de nuestro compromiso con AXI4, AMD adoptó a AXI4 como nuestro estándar de interconexión de IP de próxima generación para UltraScale, Serie 7, Zynq 7000, Spartan 6, Virtex 6 y futuras familias de dispositivos en el futuro
- Las plataformas de diseño específico basadas en AXI4 ayudan a los clientes a acelerar su desarrollo de diseño de procesamiento integrado, DSP y conectividad
- La Guía de referencia de AXI orienta a los usuarios a través de la transición hacia AXI4
Habilitación de ecosistema
Los proveedores de IP y EDA (Electronic Design Automation, automatización de diseño electrónico) de terceros en todas partes han adoptado el estándar abierto de AXI4 y ayudan a convertirlo en una interfaz ampliamente adoptada
- Cadence Design Systems, Inc., CAST, Inc., Siemens EDA, Synopsys, Inc. y Xylon d.o.o. se encuentran entre los que ofrecen soporte para IP y herramientas compatibles con la interfaz AXI4
- Esto garantiza un ecosistema sólido para construir diseños de sistemas basados en AXI4, impulsa la máxima productividad y un tiempo de comercialización más rápido
Documentación
Beneficios clave de la interfaz AXI4
- Los usuarios de AMD disfrutarán de una amplia gama de beneficios con la transición hacia AXI4 como interfaz de usuario común para IP. AXI4 es:
- coherente. Todos los subconjuntos de interfaz utilizan el mismo protocolo de transferencia
- Especificación completa: preparado para la adopción de los clientes
- Estandarizado: incluye modelos estándar y comprobadores para que utilicen los diseñadores
- Interfaz separada: la interconexión está separada de la interfaz
- Extensible: AXI4 es una interfaz abierta compatible con las necesidades futuras
- Beneficios adicionales:
- Compatible con las interfaces tanto de asignación de memoria como de transmisión en vivo
- Proporciona una interfaz unificada en IP a través de comunicaciones, video, funciones integradas y de DSP
- Es fácil de usar, funciones como la creación automática de instancias de canalizaciones para ayudarte a alcanzar con mayor facilidad un objetivo de rendimiento específico
- Es igual o mejor que las soluciones actuales en atributos clave, como Fmax, uso de LUT (look-up table, tabla de búsqueda) , latencia y ancho de banda
- Le permite a AMD ofrecer de manera eficiente soluciones mejoradas de memoria nativa, interfaz de memoria externa y controladores de memoria en todos los dominios de aplicación
Detalles de AXI
AXI4
El protocolo AXI4 es una actualización de AXI3 que está diseñado para mejorar el rendimiento y la utilización de la interconexión cuando lo utilizan varios maestros. Incluye las siguientes mejoras:
- Compatibilidad con longitudes de ráfaga de hasta 256 ciclos
- Señalización de calidad de servicio
- Compatibilidad con múltiples interfaces de región
AXI4-Lite
AXI4-Lite es un subconjunto del protocolo AXI4 destinado a la comunicación con interfaces más simples y pequeñas de tipo registro de control en componentes. Las funciones principales de las interfaces AXI4-Lite son las siguientes:
- Todas las transacciones tienen una longitud de ráfaga de uno
- Todos los accesos a los datos son del mismo tamaño que el ancho del bus de datos
- Los accesos exclusivos no son compatibles
AXI4-Stream
El protocolo AXI4-Stream está diseñado para transferencias de datos unidireccionales de dispositivos maestros a secundarios con un enrutamiento de señal muy reducido. Las funciones principales del protocolo son las siguientes:
- Compatibilidad con transmisiones de datos individuales y múltiples mediante el uso del mismo conjunto de cables compartidos
- Compatibilidad con múltiples anchos de datos dentro de la misma interconexión
- Ideal para la implementación en FPGA
Versiones de las herramientas compatibles con la IP AXI4
AMD recomienda que utilices la versión más reciente de los núcleos LogiCORE™ IP siempre que sea posible para acceder a las mejoras y la compatibilidad de arquitectura más recientes.
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| AXI4-Stream to Video Output v4.0 | 2017.3 | 14.3 (v2.01a) | AXI4-Stream |
| AXI Video Direct Memory Access v6.3 | 2017.3 | 14.4 (v5.04a) | AXI4 AXI4-Stream AXI4-Lite |
| Chroma Resampler v4.0 | 2015.4 | 14.3 (v3.01a) | AXI4-Stream |
| Color Correction Matrix v6.0 | 2015.4 | 14.3 (v5.01a) | AXI4-Stream AXI4-Lite |
| Color Filter Array Interpolation v7.0 | 2015.4 | 14.3 (v6.01a) | AXI4-Stream AXI4-Lite |
| Deinterlacer v4.0 | 2014.3 | 14.3 (v3.00a) | AXI4 AXI4-Stream AXI4-Lite |
| Gamma Correction v7.0 | 2015.4 | 14.3 (v6.01a) | AXI4-Stream AXI4-Lite |
| Gamma LUT v1.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| H.264/H.265 Video Codec Unit v1.0 | 2017.3 | AX84-Lite AXI4-MM |
|
| HDMI v3.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| Image Edge Enhancement v8.0 | 2015.4 | 14.4 (v6.00a) | AXI4-Stream AXI4-Lite |
| MIPI CSI Controller Subsystems (RX v3.1 - TX v2.0) |
2017.3 | AXI4-Stream AXI4-Lite |
|
| MIPI D-PHY v4.0 | 2017.3 | AXI4-Lite | |
| MIPI DSI Tx Controller Subsystem v2.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| On Screen Display v6.0 | 2015.4 | 14.4 (v5.01a) | AXI4-Stream AXI4-Lite |
| RGB to YCrCb Color Space Converter v7.1 | 2015.4 | 14.3 (v6.01a) |
AXI4-Stream AXI4-Lite |
| Sensor Demosaic v1.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| Test Pattern Generator v7.0 | 2017.1 | 14.4 (v4.00a) | AXI4-Stream AXI4-Lite |
| Video Frame Buffer Read and Video Frame Buffer Write v1.0 | 2017.3 | AXI4-Stream AXI4-Lite AXI4-MM |
|
| Video input to AXI4-Stream v4.0 | 2017.3 | 14.3 (v2.01a) | AXI4-Stream |
| Video Processing Subsystem v2.0 | 2017.3 | AXI4-Stream AXI4-Lite AXI4-MM |
|
| Video Timing Controller v6.1 | 2017.3 | 14.3 (v5.01a) | AXI4-Lite |
| YCrCb to RGB Color Space Converter v7.1 | 2015.4 | 14.3 (v6.01a) | AXI4-Stream AXI4-Lite |
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| CAN v5.0 | 2015.4 | 14.4 (v4.2) | AXI4-Lite |
| CAN with Flexible Data Rate (CAN FD) v1.0 | 2016.3 | AXI4-Lite |
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| Ethernet | |||
| 1G/10G/25G Switching Ethernet Subsystem v1.0 | 2017.3 | AXI4-Stream | |
| 10G Ethernet with 1588 Subsystem v3.1 | 2017.3 | AXI4-Lite AXI-Stream |
|
| 10 Gigabit Ethernet Media Access Controller (10GEMAC) v15.1 | 2017.3 | 14.5 (v11.6) | AXI4-Lite AXI-Stream |
| 10G/25G Ethernet Subsystem (25GEMAC/25GBASE-KR) v2.3 | 2017.3 | AXI4 | |
| 40G/50G Ethernet Subsystem (50GEMAC/50GBASE-KR2) v2.3 | 2017.3 |
AXI4-Stream | |
| Ethernet AVB Endpoint v5.4 | 2012.1 | 14.1 | AXI4-Lite AXI-Stream |
| 25G IEEE 802.3by Reed-Solomon Forward Error Correction v1.0 | 2016.1 | AXI4-Lite | |
| 50G IEEE 802.3 Reed-Solomon Forward Error Correction v1.0 | 2016.4 | AXI4-Lite | |
| 100G IEEE 802.3bj Reed-Solomon Forward Error Correction v1.0 | 2017.3 | AXI4-Lite | |
| Tri-mode Ethernet Media Access Controller (TEMAC) v9.0 | 2017.3 | 14.4 (v5.5) | AXI4-Lite AXI4-Stream |
| USXGMII Subsystem v1.0 | 2017.3 | AXI4-Lite AXI4-Stream |
|
| Virtex 6 Embedded Tri-mode Ethernet MAC Wrapper v2.3 | 14.1 | AXI4-Lite AXI4-Stream |
|
| Corrección de errores | |||
| 3GPP Mixed Mode Turbo Decoder v2.0 | 2015.4 | 14.1 (v1.0) | AXI4-Stream |
| Convolutional Encoder v9.0 | 2014.1 | 14.3 (v8.0) | AXI4-Stream |
| Interlaver/De-interleaver v8.0 | 2015.4 | 14.2 (v7.1) | AXI4-Stream |
| Reed Solomon Decoder v9.0 | 2014.1 | 14.1 (v8.0) | AXI4-Stream |
| Reed Solomon Encoder v9.0 | 2014.1 | 14.1 (v8.0) | AXI4-Stream |
| Viterbi Decoder v9.1 | 2015.4 | 14.4 (v8.0) | AXI4-Stream |
| Interfaces seriales | |||
| Aurora 8B/10B v11.2 | 2017.3 | 14.4 (v8.3) | AXI4-Stream |
| Aurora 64B/66B v11.3 | 2017.3 | 14.4 (v7.2) | AXI4-Stream |
| Conexión inalámbrica | |||
| 3GPP LTE Channel Estimator v2.0 | 2014.4 | 14.3 (v1.1) | AXI4-Stream |
| 3GPP LTE MIMO Decoder v3.0 | 2015.4 | 13.2 (v2.1) | AXI4-Stream |
| 3GPP LTE MIMO Encoder v4.0 | 2014.2 | 14.1 (v3.0) | AXI4-Stream |
| 3GPP Mixed Mode Turbo Decoder v2.0 | 2015.4 | 14.1 (v1.0) | AXI4-Stream |
| 3GPP LTE PUCCH Receiver v2.0 | 2014.1 | 13.4 (v1.0) | AXI4-Stream |
| 3GPP LTE DL Channel Encoder v3.0 | 2017.1 | 14.1 (v2.2) | AXI4-Stream |
| 3GPP LTE UL Channel Decoder v4.0 | 2016.3 | 14.1 (v3.0) | AXI4 AXI4-Stream |
| CPRI v8.8 | 2017.3 | 14.6 (v6.1) | AXI4-Lite |
| Digital Pre-Distortion (DPD) v8.1 | 2017.2 | 14.3 (V5.0) | AXI4 AXI4-Stream AXI4-Lite |
| DUC/DDC Compiler v3.0 | 2015.4 | 14.3 | AXI4-Stream |
| JEDS204 v7.2 | 2017.3 | 14.6 (V3.2) | AXI4-Stream AXI4-Lite |
| JEDS204C v2.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| Peak Cancellation Crest Factor Reduction (PC-CFR) v6.1 | 2016.3 | 14.4 (v3.1) | AXI4-Stream AXI4-Lite |
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| CIC Compiler v4.0 | 2016.3 | 14.1 (v3.0) | AXI4-Stream |
| CORDIC v6.0 | 2017.3 | 14.1 (v5.0) | AXI4-Stream |
| DDS Compiler v6.0 | 2015.4 | 14.1 (v5.0) | AXI4-Stream |
| Fast Fourier Transform (FFT) v9.0 | 2017.3 | 14.1 (v8.0) | AXI4-Stream |
| FIR Compiler v7.2 | 2015.2 | 14.1 (v6. |
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| Core Connect | |||
| AHB Lite to AXI Bridge v3.0 | 2014.1 | EDK 14.3 | AXI4-Lite |
| AXI to PLBV46 Bridge v2.02a | 2012.2 | EDK 14.2 | AXI4 AXI4-Lite |
AXI Quad SPI v3.2 |
2017.1 | 14.4 | AXI4 AXI4-Lite |
| PLBV46 to AXI Bridge v2.01a | 2012.2 | EDK 14.2 (v2.00a) | AXI4 AXI4-Lite |
| Depuración y seguimiento | |||
| ChipScope AXI Monitor v3.05a | EDK 14.2 | AXI4 AXI4-Stream AXI4-Lite |
|
| Reconfiguración de FPGA | |||
| AXI Hardware ICAP v3.0 | 2016.3 | EDK 14.2 (v2.03a) | AXI4-Lite |
| Interfaz de memoria | |||
| AXI BRAM Interface Controller v4.0 | 2016.3 | EDK 14.2 | AXI4 AXI4-Lite |
| AXI External Memory Controller v3.0 | 2017.1 | 14.4 (v1.03b) | AXI4 AXI4-Lite |
| AXI Spartan-6 DDRX Memory Controller v1.05a | 12.4 | AXI4 | |
| AXI Streaming FIFO v4.1 | 2016.1 | 14.4 | AXI4 AXI4-Stream AXI4-Lite |
| AXI System ACE Interface Controller v1.01a | 13.2 | AXI4-Lite | |
| AXI System Cache v4.0 | 2017.1 | 14.4 | AXI4 AXI4-Lite |
| Controlador periférico | |||
| AXI External Peripheral Controller v2.0 | 2016.3 | EDK 14.1 (v1.00a) | AXI4-Lite |
| Interfaz periférica | |||
| AXI System Monitor Analog/Digital Converter v2.00a | 13.1 | AXI4-Lite | |
| Periférico (redes) | |||
| AXI 1G/2.5G Ethernet Subsystem v7.1 (ISE v3.01a) | 2017.3 | 14.1 | AXI4-Stream AXI4-Lite |
| AXI Ethernet Lite v3.0 (ISE v1.01b) |
2014.3 | EDK 14.1 | AXI4 AXI4-Lite |
| AXI Timer/Counter v2.0 | 2016.3 | 14.3 | AXI4-Lite |
| Periféricos (UART, SPI, IIC, GPIO, otros) | |||
| AXI CAN v1.03a | ISE/EDK 13.2 | AXI4-Lite | |
| AXI General Purpose IO v2.0 (EDK v1.01b) |
2016.3 | EDK 14.1 | AXI4-Lite |
| AXI IIC Bus Interface v2.0 (EDK v1.02a) |
2016.3 | EDK 14.1 | AXI4-Lite |
| AXI Memory Mapped to PCI Express® (PCIe®) Gen2 v2.8 (ISE v1.06a) |
2017.3 | 14.4 | AXI4 |
| AXI Thin Film Transister (TFT) Controller v2.0 | 2015.4 | AXI4 AXI4-Lite |
|
| AXI UART 16550 v2.0 (EDK v1.01a) |
2016.3 | EDK 14.2 | AXI4-Lite |
| AXI UART Lite v2.0 (EDK v1.02a) |
2017.1 | EDK 14.2 | AXI4-Lite |
| AXI USB 2.0 Device Controller v4.0 (ISE v3.02a) |
2015.4 | 14.3 | AXI4 |
| AXI Watchdog Timer (WDT) v3.0 (EDK v1.01a) |
2017.3 | EDK 14.2 | AXI4-Lite |
| AXI XADC v2.0 (EDK v1.00a) |
2013.1 | EDK 14.3 | AXI4-Lite |
| Interfaz del procesador | |||
| AXI to APB Bridge v3.0 (EDK v1.01a) |
2015.4 | EDK 14.2 | AXI4-Lite |
| AXI to AXI Connector v1.00a | 12.4 | AXI4 AXI4-Lite |
|
| AXI Interrupt Controller v4.1 (EDK v1.04a) |
2017.3 | EDK 14.6 | AXI4-Lite |
| AXI Lite IPIF v2.0 (EDK v1.01a) |
2016.1 | EDK 14.1 | AXI4-Lite |
| AXI Slave Burst v2.0 (EDK v1.00b) |
2013.1 | EDK 14.2 | AXI4 |
| LogiCORE™ Mailbox v2.1 | 2017.3 | 14.4 | AXI4-Stream AXI4-Lite |
| LogiCORE IP Mutex v2.1 (ISE v1.00a) |
2015.4 | 14.3 | AXI4-Lite |
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| Depuración y verificación | |||
| AXI Protocol Checker v1.1 | 2013.4 | AXI4 AXI4-Lite |
|
| AXI4-Stream Protocol Checker v2.0 | 2017.3 | AXI4-Stream | |
| ChipScope™ AXI Monitor v3.05a | 2012.2 | 14.2 | AXI4 AXI4-Stream AXI4-Lite |
| JTAG to AXI Master v1.2 | 2016.3 | AXI4 AXI4-Lite |
|
| Partial Reconfiguration Controller v1.2 | 2017.3 | 14.4 | AXI4-Stream AXI4-Lite |
| Interfaces de E/S | |||
| Clocking Wizard v5.4 (ISE v4.4) |
2017.3 | 14.4 | AXI4-Lite |
| System Management Wizard v1.3 | 2017.1 | AXI4-Lite | |
| XADC Wizard v3.3 (ISE v2.0) |
2016.3 | 14.2 | AXI4-Stream AXI4-Lite |
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| AXI Datamover v5.1 (ISE v4.02a) |
2015.4 | ISE/EDK 14.4 | AXI4 AXI4-Stream |
| AXI Central DMA Controller v4.1 (EDK v3.04a) |
2017.1 | EDK 14.4 | AXI4 AXI4-Lite |
| AXI Chip2Chip v5.0 (ISE/EDK v3.00a) |
2017.3 | ISE/EDK 14.4 | AXI4 AXI4-Lite |
| AXI DMA Controller v7.1 (ISE/EDK v6.03a) |
2017.3 | ISE/EDK 14.4 | AXI4 AXI4-Stream AXI4-Lite |
| AXI Exerciser v4.00a | 2012.4 | EDK 14.4 | AXI4 |
| AXI Interconnect v2.1 (ISE/EDK v1.06a) |
2017.1 | ISE/EDK 14.1 | AXI4 AXI4-Lite |
| AXI Memory Mapped to Stream Mapper v1.1 | 2017.1 | AXI4 AXI4-Stream |
|
| AXI Performance Monitor v5.0 (EDK v3.00a) |
2017.3 | EDK 14.4 | AXI4 AXI4-Stream AXI4-Lite |
| AXI4-Steam Accelerator Adapter v2.1 | 2015.1 | AXI4-Stream AXI4-Lite |
|
| AXI4 Stream Interconnect v1.1 | 2017.3 | AXI4-Stream | |
| AXI4 Stream Infrastructure v2.2 | 2017.1 | AXI-4 Stream AXI4-Lite |
|
| AXI4 Traffic Generator v3.0 (ISE v1.1) |
2017.3 | AXI4 AXI4-Stream AXI4-Lite |
|
| AXI Virtual FIFO Controller v2.0 (ISE v1..1) |
2015.4 | 14.2 | AXI4 AXI4-Stream |
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| Complex Multiplier v6.0 (ISE v5.0) |
2014.1 | 14.1 | AXI4-Stream |
| Divider Generator v5.1 | 2016.3 | 14.1 | AXI4-Stream |
| Floating Point Operator v7.1 (ISE v6.1) |
2017.3 | 14.2 | AXI4-Stream |
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| Block Memory Generator v8.4 (ISE v8.2) |
2017.3 | 14.3/14.4 | AXI4 AXI4-Lite |
| FIFO Generator v13.2 (ISE v9.3) |
2017.3 | 14.3/14.4 | AXI4 AXI4-Stream AXI4-Lite |
| Memory Interface Generator (MIG) UltraScale v6.0 Series 7 v2.2 |
2014.2 | 14.5 | AXI4 |
| Núcleo | Versión de Vivado™ requerida | Versión de ISE™ requerida | Compatibilidad con la interfaz AXI |
| AXI Bridge for PCI Express (PCIe) Gen3 Subsystem v3.0 | 2017.3 | AXI4 | |
| AXI Memory Mapped to PCI Express (PCIe) Gen2 v2.8 | 2017.3 | AXI4 | |
| UltraScale™ FPGAs Gen3 Integrated Block for PCI Express® (PCIe®) v4.4 | 2017.3 | AXI4-Stream | |
| Virtex™ 7 FPGA Gen3 Integrated Block for PCI Express (PCIe) v4.3 (ISE v1.4) |
2017.3 | 14.4 | AXI4-Stream |
| 7 Series Integrated Block for PCI Express (PCIe) Gen2 v3.3 (ISE v1.8) |
2017.3 | 14.4 | AXI4-Stream |
| DisplayPort™ Subsystem v2.1 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| DisplayPort v7.0 (ISE V3.2) |
2017.1 | 14.2 | AXI4-Stream AXI4-Lite |
| DisplayPort with Audio (SPDIF) v2.0 (ISE v1.1) |
2014.1 | 14.2 | AXI4-Stream AXI4-Lite |
| Serial RapidIO IP Core Gen 2 v4.0 (ISE v1.6) |
2017.1 | 14.4 | AXI4-Stream AXI4-Lite |
| Spartan 6 FPGA Integrated Endpoint Block for PCI Express v2.4 | 13.4 | AXI4-Stream AXI4-Lite |
|
| SPDIF Controller v2.0 (ISE v1.2) |
2015.4 | 14.4 | AXI4-Stream AXI4-Lite |
| Virtex 6 Integrated Block for PCI Express v2.5 | 14.1 | AXI4-Stream |