Spécification ouverte AMBA 4
Les spécifications AMBA® définissent les interfaces et les protocoles, sur puce et off-chip, utilisés dans des applications sur plusieurs marchés.
- Présentation
- Documentation
- Principaux avantages
- Détails
- Versions des outils prises en charge
Description du produit
AMBA® AXI4 (Advanced eXtensible Interface 4) est la quatrième génération de spécification d'interface AMBA d'Arm®. AMD Vivado™ Design Suite et ISE Design Suite complètent la méthodologie de conception de la plateforme AMD avec la première IP Plug-and-Play conforme à la norme AXI4 du secteur des semi-conducteurs.
Pour les clients qui s'appuient sur l'IP afin de répondre à leurs exigences de délais de mise sur le marché pour des conceptions basées sur UltraScale™, Séries 7, Zynq™ 7000, Virtex™ 6 et Spartan™ 6, AXI4 IP Plug-and-Play offre une interface standard unique facilitant l'intégration IP. AMD propose un large éventail d'IP basées sur AXI4 avec une interface standard ouverte et unique couvrant les domaines Embedded, DSP et logiques.
Productivité accrue
- Consolide un large éventail d'interfaces en une seule (AXI4). Ainsi, les utilisateurs n'ont besoin de connaître qu'une seule famille d'interfaces
- Facilite l'intégration d'IP de différents domaines, ainsi que le développement de votre propre IP ou de celle de vos partenaires tiers
- Réduit les efforts de conception, car les IP AXI4 sont déjà optimisées pour offrir les meilleures performances, un débit maximal et un temps de latence minimal
Plus de flexibilité
- Prend en charge les utilisateurs Embedded, DSP et Logic Edition
- Adaptez l'interconnexion pour atteindre les objectifs du système : performances, zone et puissance
- Vous permet de créer les produits les plus attrayants pour vos marchés cibles
Large disponibilité IP
AMD a travaillé en étroite collaboration avec ARM pour définir la spécification AXI4 pour les systèmes et conceptions FPGA hautes performances. Dans le cadre de notre engagement envers la norme AXI4, AMD l'a adoptée comme norme d'interconnexion IP de nouvelle génération pour UltraScale, Séries 7, Zynq 7000, Spartan 6, Virtex 6 et les familles d'appareils à venir
- Les plateformes de conception ciblée AXI4 aident les clients à accélérer le développement de leurs conceptions de traitement intégré DSP et connectivité
- Le guide de référence AXI accompagne les utilisateurs tout au long de la transition vers AXI4
Activation de l'écosystème
Les fournisseurs IP tiers et EDA respectent la norme ouverte AXI4, ce qui en fait une interface largement adoptée dans le monde entier
- Cadence Design Systems, Inc., CAST, Inc., Siemens EDA, Synopsys, Inc. et Xylon d.o. font partie de ceux qui prennent en charge l'IP et les outils utilisant l'interface AXI4
- Cela garantit un environnement solide pour la conception de systèmes basés sur la norme AXI4. Ainsi la productivité est optimale et les délais de mise sur le marché raccourcis
Documentation
Principaux avantages de l'interface AXI4
- Avec la transition vers AXI4 en tant qu'interface utilisateur commune pour IP, les utilisateurs AMD bénéficieront d'un large éventail d'avantages. AXI4 est :
- Cohérent : tous les sous-ensembles d'interfaces utilisent le même protocole de transfert
- Entièrement spécifié : prêt pour l'adoption par les clients
- Normalisé : inclut des modèles standard et des vérificateurs à utiliser par les concepteurs
- Interface découplée : l'interconnexion est découplée de l'interface
- Évolutif : AXI4 est une solution ouverte pour répondre aux besoins futurs
- Avantages supplémentaires :
- Prend en charge les interfaces mappées en mémoire et de type streaming
- Fournit une interface unifiée sur IP pour les communications, la vidéo, les fonctions intégrées et DSP
- Facile à utiliser, avec des fonctions telles que l'instanciation automatique de pipeline pour atteindre plus facilement un objectif de performance spécifique
- Solution équivalente ou supérieure à celles actuelles en termes d'attributs clés, tels que fMAX, l'utilisation LUT, le temps de latence et la bande passante
- Permet à AMD de fournir efficacement une mémoire native améliorée, une interface de mémoire externe et des solutions de contrôle de la mémoire dans tous les domaines d'application
Informations sur AXI
AXI4
Le protocole AXI4 est une mise à jour de l'AXI3. Conçu pour améliorer les performances et l'utilisation de l'interconnexion lorsqu'il est utilisé par plusieurs maîtres. Il comprend les améliorations suivantes :
- Prise en charge des longueurs de rafales jusqu'à 256 cycles
- Signalisation de la qualité de service
- Prise en charge de plusieurs interfaces de régions
AXI4-Lite
AXI4-Lite est un sous-ensemble du protocole AXI4 destiné à la communication avec des interfaces de type registre de contrôle plus simples et plus petites en termes de composants. Les principales caractéristiques des interfaces AXI4-Lite sont les suivantes :
- Toutes les transactions ont une longueur de rafale de 1
- Tous les accès aux données ont la même largeur que celle du bus de données
- Les accès exclusifs ne sont pas pris en charge
AXI4-Stream
Le protocole AXI4-Stream est conçu pour les transferts de données unidirectionnels du maître à l'esclave avec un routage de signal considérablement réduit. Les principales caractéristiques de ce protocole sont les suivantes :
- Prend en charge un ou plusieurs flux de données utilisant le même ensemble de fils partagés
- Prend en charge plusieurs largeurs de données au sein d'une même interconnexion
- Idéal pour la mise en œuvre dans les FPGA
Versions des outils prises en charge par AXI4 IP
AMD vous recommande d'utiliser, autant que possible, la dernière version des cœurs IP LogiCORE™ pour bénéficier des dernières améliorations et de la prise en charge de l'architecture.
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| AXI4-Stream to Video Output v4.0 | 2017.3 | 14.3 (v2.01a) | AXI4-Stream |
| AXI Video Direct Memory Access v6.3 | 2017.3 | 14.4 (v5.04a) | AXI4 AXI4-Stream AXI4-Lite |
| Chroma Resampler v4.0 | 2015.4 | 14.3 (v3.01a) | AXI4-Stream |
| Color Correction Matrix v6.0 | 2015.4 | 14.3 (v5.01a) | AXI4-Stream AXI4-Lite |
| Color Filter Array Interpolation v7.0 | 2015.4 | 14.3 (v6.01a) | AXI4-Stream AXI4-Lite |
| Deinterlacer v4.0 | 2014.3 | 14.3 (v3.00a) | AXI4 AXI4-Stream AXI4-Lite |
| Gamma Correction v7.0 | 2015.4 | 14.3 (v6.01a) | AXI4-Stream AXI4-Lite |
| Gamma LUT v1.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| H.264/H.265 Video Codec Unit v1.0 | 2017.3 | AX84-Lite AXI4-MM |
|
| HDMI v3.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| Image Edge Enhancement v8.0 | 2015.4 | 14.4 (v6.00a) | AXI4-Stream AXI4-Lite |
| MIPI CSI Controller Subsystems (RX v3.1 - TX v2.0) |
2017.3 | AXI4-Stream AXI4-Lite |
|
| MIPI D-PHY v4.0 | 2017.3 | AXI4-Lite | |
| MIPI DSI Tx Controller Subsystem v2.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| On Screen Display v6.0 | 2015.4 | 14.4 (v5.01a) | AXI4-Stream AXI4-Lite |
| RGB to YCrCb Color Space Converter v7.1 | 2015.4 | 14.3 (v6.01a) |
AXI4-Stream AXI4-Lite |
| Sensor Demosaic v1.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| Test Pattern Generator v7.0 | 2017.1 | 14.4 (v4.00a) | AXI4-Stream AXI4-Lite |
| Video Frame Buffer Read and Video Frame Buffer Write v1.0 | 2017.3 | AXI4-Stream AXI4-Lite AXI4-MM |
|
| Video input to AXI4-Stream v4.0 | 2017.3 | 14.3 (v2.01a) | AXI4-Stream |
| Video Processing Subsystem v2.0 | 2017.3 | AXI4-Stream AXI4-Lite AXI4-MM |
|
| Video Timing Controller v6.1 | 2017.3 | 14.3 (v5.01a) | AXI4-Lite |
| YCrCb to RGB Color Space Converter v7.1 | 2015.4 | 14.3 (v6.01a) | AXI4-Stream AXI4-Lite |
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| CAN v5.0 | 2015.4 | 14.4 (v4.2) | AXI4-Lite |
| CAN with Flexible Data Rate (CAN FD) v1.0 | 2016.3 | AXI4-Lite |
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| Ethernet | |||
| 1G/10G/25G Switching Ethernet Subsystem v1.0 | 2017.3 | AXI4-Stream | |
| 10G Ethernet with 1588 Subsystem v3.1 | 2017.3 | AXI4-Lite AXI-Stream |
|
| 10 Gigabit Ethernet Media Access Controller (10GEMAC) v15.1 | 2017.3 | 14.5 (v11.6) | AXI4-Lite AXI-Stream |
| 10G/25G Ethernet Subsystem (25GEMAC / 25GBASE-KR) v2.3 | 2017.3 | AXI4 | |
| 40G/50G Ethernet Subsystem (50GEMAC / 50GBASE-KR2) v2.3 | 2017.3 |
AXI4-Stream | |
| Ethernet AVB Endpoint v5.4 | 2012.1 | 14.1 | AXI4-Lite AXI-Stream |
| 25G IEEE 802.3by Reed-Solomon Forward Error Correction v1.0 | 2016.1 | AXI4-Lite | |
| 50G IEEE 802.3 Reed-Solomon Forward Error Correction v1.0 | 2016.4 | AXI4-Lite | |
| 100G IEEE 802.3bj Reed-Solomon Forward Error Correction v1.0 | 2017.3 | AXI4-Lite | |
| Tri-mode Ethernet Media Access Controller (TEMAC) v9.0 | 2017.3 | 14.4 (v5.5) | AXI4-Lite AXI4-Stream |
| USXGMII Subsystem v1.0 | 2017.3 | AXI4-Lite AXI4-Stream |
|
| Virtex 6 Embedded Tri-mode Ethernet MAC Wrapper v2.3 | 14.1 | AXI4-Lite AXI4-Stream |
|
| Correction d'erreur | |||
| 3GPP décodeur Turbo mode mixte v2.0 | 2015.4 | 14.1 (v1.0) | AXI4-Stream |
| Convolutional Encoder v9.0 | 2014.1 | 14.3 (v8.0) | AXI4-Stream |
| Interlaver/De-interleaver v8.0 | 2015.4 | 14.2 (v7.1) | AXI4-Stream |
| Reed Solomon Decoder v9.0 | 2014.1 | 14.1 (v8.0) | AXI4-Stream |
| Reed Solomon Encoder v9.0 | 2014.1 | 14.1 (v8.0) | AXI4-Stream |
| Viterbi Decoder v9.1 | 2015.4 | 14.4 (v8.0) | AXI4-Stream |
| Interface série | |||
| Aurora 8B/10B v11.2 | 2017.3 | 14.4 (v8.3) | AXI4-Stream |
| Aurora 64B/66B v11.3 | 2017.3 | 14.4 (v7.2) | AXI4-Stream |
| Sans fil | |||
| 3GPP LTE Channel Estimator v2.0 | 2014.4 | 14.3 (v1.1) | AXI4-Stream |
| 3GPP LTE MIMO Decoder v3.0 | 2015.4 | 13.2 (v2.1) | AXI4-Stream |
| 3GPP LTE MIMO Encoder v4.0 | 2014.2 | 14.1 (v3.0) | AXI4-Stream |
| 3GPP décodeur Turbo mode mixte v2.0 | 2015.4 | 14.1 (v1.0) | AXI4-Stream |
| 3GPP LTE PUCCH Receiver v2.0 | 2014.1 | 13.4 (v1.0) | AXI4-Stream |
| 3GPP LTE DL Channel Encoder v3.0 | 2017.1 | 14.1 (v2.2) | AXI4-Stream |
| 3GPP LTE UL Channel Decoder v4.0 | 2016.3 | 14.1 (v3.0) | AXI4 AXI4-Stream |
| CPRI v8.8 | 2017.3 | 14.6 (v6.1) | AXI4-Lite |
| Digital Pre-Distortion (DPD) v8.1 | 2017.2 | 14.3 (V5.0) | AXI4 AXI4-Stream AXI4-Lite |
| DUC/DDC Compiler v3.0 | 2015.4 | 14.3 | AXI4-Stream |
| JEDS204 v7.2 | 2017.3 | 14.6 (V3.2) | AXI4-Stream AXI4-Lite |
| JEDS204C v2.0 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| Peak Cancellation Crest Factor Reduction (PC-CFR) v6.1 | 2016.3 | 14.4 (v3.1) | AXI4-Stream AXI4-Lite |
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| CIC Compiler v4.0 | 2016.3 | 14.1 (v3.0) | AXI4-Stream |
| CORDIC v6.0 | 2017.3 | 14.1 (v5.0) | AXI4-Stream |
| DDS Compiler v6.0 | 2015.4 | 14.1 (v5.0) | AXI4-Stream |
| Fast Fourier Transform (FFT) v9.0 | 2017.3 | 14.1 (v8.0) | AXI4-Stream |
| FIR Compiler v7.2 | 2015.2 | 14.1 (v6. |
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| Core Connect | |||
| AHB Lite to AXI Bridge v3.0 | 2014.1 | EDK 14.3 | AXI4-Lite |
| AXI to PLBV46 Bridge v2.02a | 2012.2 | EDK 14.2 | AXI4 AXI4-Lite |
AXI Quad SPI v3.2 |
2017.1 | 14.4 | AXI4 AXI4-Lite |
| PLBV46 to AXI Bridge v2.01a | 2012.2 | EDK 14.2 (v2.00a) | AXI4 AXI4-Lite |
| Débogage et suivi | |||
| ChipScope AXI Monitor v3.05a | EDK 14.2 | AXI4 AXI4-Stream AXI4-Lite |
|
| Reconfiguration FPGA | |||
| AXI Hardware ICAP v3.0 | 2016.3 | EDK 14.2 (v2.03a) | AXI4-Lite |
| Interface mémoire | |||
| AXI BRAM Interface Controller v4.0 | 2016.3 | EDK 14.2 | AXI4 AXI4-Lite |
| AXI External Memory Controller v3.0 | 2017.1 | 14.4 (v1.03b) | AXI4 AXI4-Lite |
| AXI Spartan-6 DDRX Memory Controllerv1.05a | 12.4 | AXI4 | |
| AXI Streaming FIFO v4.1 | 2016.1 | 14.4 | AXI4 AXI4-Stream AXI4-Lite |
| AXI System ACE Interface Controller v1.01a | 13.2 | AXI4-Lite | |
| AXI System Cache v4.0 | 2017.1 | 14.4 | AXI4 AXI4-Lite |
| Contrôleur de périphériques | |||
| AXI External Peripheral Controller v2.0 | 2016.3 | EDK 14.1 (v1.00a) | AXI4-Lite |
| Interface périphérique | |||
| AXI System Monitor Analog/Digital Converter v2.00a | 13.1 | AXI4-Lite | |
| Périphérique (réseau) | |||
| AXI 1G/2.5G Ethernet Subsystem v7.1 (ISE v3.01a) | 2017.3 | 14.1 | AXI4-Stream AXI4-Lite |
| AXI Ethernet Lite v3.0 (ISE v1.01b) |
2014.3 | EDK 14.1 | AXI4 AXI4-Lite |
| AXI Timer/Counter v2.0 | 2016.3 | 14.3 | AXI4-Lite |
| Périphérique (UART, SPI, IIC, GPIO et autre) | |||
| AXI CAN v1.03a | ISE/EDK 13.2 | AXI4-Lite | |
| AXI General Purpose IO v2.0 (EDK v1.01b) |
2016.3 | EDK 14.1 | AXI4-Lite |
| AXI IIC Bus Interface v2.0 (EDK v1.02a) |
2016.3 | EDK 14.1 | AXI4-Lite |
| AXI Memory Mapped to PCI Express® (PCIe®) Gen2 v2.8 (ISE v1.06a) |
2017.3 | 14.4 | AXI4 |
| AXI Thin Film Transister (TFT) Controller v2.0 | 2015.4 | AXI4 AXI4-Lite |
|
| AXI UART 16550 v2.0 (EDK v1.01a) |
2016.3 | EDK 14.2 | AXI4-Lite |
| AXI UART Lite v2.0 (EDK v1.02a) |
2017.1 | EDK 14.2 | AXI4-Lite |
| AXI USB 2.0 Device Controller v4.0 (ISE v3.02a) |
2015.4 | 14.3 | AXI4 |
| AXI Watchdog Timer (WDT) v3.0 (EDK v1.01a) |
2017.3 | EDK 14.2 | AXI4-Lite |
| AXI XADC v2.0 (EDK v1.00a) |
2013.1 | EDK 14.3 | AXI4-Lite |
| Interface du processeur | |||
| AXI to APB Bridge v3.0 (EDK v1.01a) |
2015.4 | EDK 14.2 | AXI4-Lite |
| AXI to AXI Connector v1.00a | 12.4 | AXI4 AXI4-Lite |
|
| AXI Interrupt Controller v4.1 (EDK v1.04a) |
2017.3 | EDK 14.6 | AXI4-Lite |
| AXI Lite IPIF v2.0 (EDK v1.01a) |
2016.1 | EDK 14.1 | AXI4-Lite |
| AXI Slave Burst v2.0 (EDK v1.00b) |
2013.1 | EDK 14.2 | AXI4 |
| LogiCORE™ Mailbox v2.1 | 2017.3 | 14.4 | AXI4-Stream AXI4-Lite |
| LogiCORE IP Mutex v2.1 (ISE v1.00a) |
2015.4 | 14.3 | AXI4-Lite |
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| Débogage et vérification | |||
| AXI Protocol Checker v1.1 | 2013.4 | AXI4 AXI4-Lite |
|
| AXI4-Stream Protocol Checker v2.0 | 2017.3 | AXI4-Stream | |
| ChipScope™ AXI Monitor v3.05a | 2012.2 | 14.2 | AXI4 AXI4-Stream AXI4-Lite |
| JTAG to AXI Master v1.2 | 2016.3 | AXI4 AXI4-Lite |
|
| Partial Reconfiguration Controller v1.2 | 2017.3 | 14.4 | AXI4-Stream AXI4-Lite |
| Interfaces E/S | |||
| Clocking Wizard v5.4 (ISE v4.4) |
2017.3 | 14.4 | AXI4-Lite |
| System Management Wizard v1.3 | 2017.1 | AXI4-Lite | |
| XADC Wizard v3.3 (ISE v2.0) |
2016.3 | 14.2 | AXI4-Stream AXI4-Lite |
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| AXI Datamover v5.1 (ISE v4.02a) |
2015.4 | ISE/EDK 14.4 | AXI4 AXI4-Stream |
| AXI Central DMA Controller v4.1 (EDK v3.04a) |
2017.1 | EDK 14.4 | AXI4 AXI4-Lite |
| AXI Chip2Chip v5.0 (ISE/EDK v3.00a) |
2017.3 | ISE/EDK 14.4 | AXI4 AXI4-Lite |
| AXI DMA Controller v7.1 (ISE/EDK v6.03a) |
2017.3 | ISE/EDK 14.4 | AXI4 AXI4-Stream AXI4-Lite |
| AXI Exerciser v4.00a | 2012.4 | EDK 14.4 | AXI4 |
| AXI Interconnect v2.1 (ISE/EDK v1.06a) |
2017.1 | ISE/EDK 14.1 | AXI4 AXI4-Lite |
| AXI Memory Mapped to Stream Mapper v1.1 | 2017.1 | AXI4 AXI4-Stream |
|
| AXI Performance Monitor v5.0 (EDK v3.00a) |
2017.3 | EDK 14.4 | AXI4 AXI4-Stream AXI4-Lite |
| AXI4-Steam Accelerator Adapter v2.1 | 2015.1 | AXI4-Stream AXI4-Lite |
|
| AXI4 Stream Interconnect v1.1 | 2017.3 | AXI4-Stream | |
| AXI4 Stream Infrastructure v2.2 | 2017.1 | AXI-4 Stream AXI4-Lite |
|
| AXI4 Traffic Generator v3.0 (ISE v1.1) |
2017.3 | AXI4 AXI4-Stream AXI4-Lite |
|
| AXI Virtual FIFO Controller v2.0 (ISE v1.1) |
2015.4 | 14.2 | AXI4 AXI4-Stream |
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| Complex Multiplier v6.0 (ISE v5.0) |
2014.1 | 14.1 | AXI4-Stream |
| Divider Generator v5.1 | 2016.3 | 14.1 | AXI4-Stream |
| Floating Point Operator v7.1 (ISE v6.1) |
2017.3 | 14.2 | AXI4-Stream |
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| Block Memory Generator v8.4 (ISE v8.2) |
2017.3 | 14.3/14.4 | AXI4 AXI4-Lite |
| FIFO Generator v13.2 (ISE v9.3) |
2017.3 | 14.3/14.4 | AXI4 AXI4-Stream AXI4-Lite |
| Memory Interface Generator (MIG) UltraScale v6.0 7 Series v2.2 |
2014.2 | 14.5 | AXI4 |
| Cœur | Version Vivado™ requise | Version ISE™ requise | Prise en charge de l'interface AXI |
| AXI Bridge for PCI Express (PCIe) Gen3 Subsystem v3.0 | 2017.3 | AXI4 | |
| AXI Memory Mapped to PCI Express (PCIe) Gen2 v2.8 | 2017.3 | AXI4 | |
| UltraScale™ FPGAs Gen3 Integrated Block for PCI Express® (PCIe®) v4.4 | 2017.3 | AXI4-Stream | |
| Virtex™ 7 FPGA Gen3 Integrated Block for PCI Express (PCIe) v4.3 (ISE v1.4) |
2017.3 | 14.4 | AXI4-Stream |
| 7 Series Integrated Block for PCI Express (PCIe) Gen2 v3.3 (ISE v1.8) |
2017.3 | 14.4 | AXI4-Stream |
| DisplayPort™ Subsystem v2.1 | 2017.3 | AXI4-Stream AXI4-Lite |
|
| DisplayPort v7.0 (ISE V3.2) |
2017.1 | 14.2 | AXI4-Stream AXI4-Lite |
| DisplayPort with Audio (SPDIF) v2.0 (ISE v1.1) |
2014.1 | 14.2 | AXI4-Stream AXI4-Lite |
| Serial RapidIO IP Core Gen 2 v4.0 (ISE v1.6) |
2017.1 | 14.4 | AXI4-Stream AXI4-Lite |
| Spartan 6 FPGA Integrated Endpoint Block for PCI Express v2.4 | 13.4 | AXI4-Stream AXI4-Lite |
|
| SPDIF Controller v2.0 (ISE v1.2) |
2015.4 | 14.4 | AXI4-Stream AXI4-Lite |
| Virtex 6 Integrated Block for PCI Express v2.5 | 14.1 | AXI4-Stream |