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Course Information
- 説明
このコースでは、教授の方々向けに、Vivado™ HLS を使用したデジタル システム開発に必要な高位合成設計手法について説明します。
- レベル
Introductory
- 時間
2 日間
- 参加対象者
AMD の FPGA テクノロジに精通しており、高位合成手法を用いたシステム デザインの習得を希望している大学教授。
- 前提条件
ADM の FPGA を用いたシステム レベル デザインの経験
Vivado Design Suite の基礎的な経験
Good understanding of C programming
習得できるスキル
After completing this workshop, you will be able to:
- Understand high-level synthesis flow of Vivado HLS
- 指示子を適用して、デザイン パフォーマンスを最適化する
- Perform system-level integration of blocks generated by the Vivado HLS tool
Course Overview
1 日目:
- HLS の概要
- Vivado HLS の使用
- 演習 1: プロジェクトの作成とレポートの理解
- Experience a basic design flow of Vivado HLS and review generated output.
- Experience a basic design flow of Vivado HLS and review generated output.
- Improving Performance
- 演習 2: パイプライン処理によるパフォーマンスの最適化
- Use pipelining technique to improve performance.
- Use pipelining technique to improve performance.
- データ型
2 日目:
- Optimizing for Area and Resources
- 演習 3: 面積とリソース使用率の改善
- Use directives to optimize resource sharing.
- Use directives to optimize resource sharing.
- Handling Block- and Port-Level Protocols
- Coding Considerations
- プロセッサ システムの作成
- 演習 4: オーディオ システムのデザイン
- Vivado HLS の IP-XACT エクスポート機能を用いて IP を生成し、生成したコアを IP インテグレーターで開発したエンベデッド システムに統合します。
- 演習の指示書とソース ファイル
- プレゼンテーション (PDF)
PYNQ-Z1 と PYNQ-Z2 に共通
- 演習ソース ファイル (GitHub)
- 演習ドキュメント (Markdown)
- プレゼンテーション (GitHub 上の PDF)
- プレゼンテーション (pptx)*
- README
ZedBoard と Zybo に共通
- 演習ソース ファイル
- 演習ドキュメント (PDF)
- 演習ドキュメントおよびプレゼンテーション (docx および pptx)*
- 演習解答*
ZedBoard
Zybo
ZedBoard と Zybo に共通
- 演習ソース ファイル
- 演習ドキュメント (PDF)
- 演習ドキュメントおよびプレゼンテーション (docx および pptx)*
- 演習解答*
ZedBoard
Zybo