Negociação algorítmica ULL
De negociações algorítmicas complexas a serviços de formação de mercado
Principais recursos
Feita sob medida para desempenho de ULL (Latência ultrabaixa)
Menos de 3 ns de latência do transceptor1 para alto desempenho e execução determinística de negociações
Algoritmos personalizados e estratégias de negociação habilitadas por IA
Os desenvolvedores podem integrar modelos de IA de baixa latência no sistema de negociação usando o projeto de FPGA tradicional, bem como fluxos de desenvolvimento PyTorch de código aberto
Para uma variedade de aplicações Fintech
Aceleração de hardware para negociação algorítmica, análise de risco pré-negociação e entrega de dados de mercado
Feita sob medida para negociações com latência ultrabaixa
Execução rápida de negociações
A AMD Alveo™ UL3524 é equipada com uma nova FPGA Virtex UltraScale+™ criada para transações eletrônicas. O dispositivo inclui uma arquitetura de transceptor inovadora para atingir uma latência inferior a 3 ns para execução de negociações de classe mundial1, proporcionando um desempenho 7 vezes maior em comparação com a tecnologia FPGA anterior2.
Algoritmos personalizados e estratégias de negociação habilitadas por IA
Adaptabilidade do hardware
Com 64 transceptores de latência ultrabaixa, 780 mil LUTs de malha de FPGA e 1.680 fatias de computação de DSP, a placa aceleradora Alveo UL3524 foi desenvolvida para acelerar algoritmos de negociação personalizados em hardware, onde os traders podem adaptar seu projeto às mudanças crescentes nas estratégias e condições de mercado.
A placa aceleradora Alveo UL3524 é suportada pelo Vivado™ Design Suite para fluxos tradicionais de FPGA. A AMD também está fornecendo aos desenvolvedores a estrutura de desenvolvimento FINN de código aberto e com suporte da comunidade, permitindo que modelos de IA de baixa latência sejam implantados em sistemas de negociação de alto desempenho.
Aplicações Fintech
Vantagem competitiva nos mercados de capitais
Empresas de negociação proprietárias, fundos de hedging, formadores de mercado, corretoras e fornecedores de dados podem implantar a placa aceleradora Alveo UL3524 para negociação algorítmica ULL, gerenciamento de riscos pré-negociação, fornecimento de dados de mercado e muito mais. A convergência de aceleração de hardware, flexibilidade de FPGA e rede de baixa latência garante alto desempenho e determinismo em diversos casos de uso.
Desenvolvedor
A placa aceleradora Alveo UL3524 é compatível com fluxos de desenvolvimento RTL tradicionais usando o Vivado™ Design Suite. Projetos de referência para avaliar a latência e o desempenho, bem como testar outros recursos da placa, estão disponíveis no Repositório GitHub.
É necessário um licenciamento especial para habilitar o dispositivo Virtex™ UltraScale+ de destino. Os desenvolvedores podem solicitar acesso ao site seguro da Alveo UL3524 para licenciamento e acesso a documentação técnica adicional.
Pronto para servidor
Adaptabilidade do hardware
A placa aceleradora Alveo UL3524 pode ser implantada em servidores 1U, 2U e 4U e é flexível para diversos requisitos de rack de servidor e fator de forma.
O servidor de alta frequência 1U Hypertec Orion HF X410R-G6 já está disponível, apresentando um sistema de resfriamento personalizado para a placa aceleradora Alveo UL3524. Entre em contato conosco para obter mais informações.
Começar
Comece hoje mesmo com a placa aceleradora Alveo UL3524. Disponível agora na AMD e em distribuidores autorizados.
Placa aceleradora Alveo UL3524
A Alveo™ UL3524 é equipada com uma nova FPGA Virtex UltraScale+™ criada para transações eletrônicas. O dispositivo inclui uma arquitetura de transceptor inovadora para atingir uma latência inferior a 3 ns para uma execução de negociações de classe mundial, proporcionando um desempenho 7 vezes maior em comparação com a tecnologia FPGA anterior.
Recursos
Resumo do produto Alveo UL3524
A placa aceleradora de FPGA Alveo UL3524 combina uma rede de latência ultrabaixa com hardware adaptável para acelerar as estratégias de negociação na velocidade de nanossegundos.
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Notas de rodapé
1. Teste realizado pelo AMD Performance Labs em 16/08/2023 na placa aceleradora Alveo UL3524, usando o Vivado Design Suite 2023.1 e executando no Vivado Lab (Gerenciador de hardware) 2023.1. Com base no GTF Latency Benchmark Design configurado para habilitar transceptores GTF no modo interno de Near-end Loopback. Os clocks de TX e RX no GTF operam na mesma frequência de aproximadamente 644 MHz com uma mudança de fase de 180 graus. O GTF Latency Benchmark Design mede a latência no hardware ao capturar o valor de um único contador de execução livre. A latência é medida como a diferença entre o momento em que os dados de TX são capturados no transceptor do GTF e o momento em que os dados de TX são capturados no receptor do GTF antes do roteamento de volta à malha de FPGA. A medição da latência não inclui sobrecarga de protocolo, enquadramento de protocolo, latência de lógica programável (PL), tempo de configuração da interface PL TX, clock-to-out da interface PL RX, tempo de funcionamento do pacote e outras fontes de latência. O teste de valor de referência foi executado 1.000 vezes com 250 frames por teste. O resultado da medição citada é baseado no "Modo RAW" do transceptor do GRF, onde o PCS (conexão de meio físico) do transceptor passa os dados "como estão" para a malha de FPGA. A medição da latência é consistente em todas as execuções de teste para esta configuração. Os fabricantes de sistemas podem variar as configurações, gerando resultados diferentes. ALV-10
2. Com base na comparação de simulação entre transceptores GTY Virtex UltraScale+ e transceptores GTF de latência ultrabaixa.
Notas de rodapé
1. Teste realizado pelo AMD Performance Labs em 16/08/2023 na placa aceleradora Alveo UL3524, usando o Vivado Design Suite 2023.1 e executando no Vivado Lab (Gerenciador de hardware) 2023.1. Com base no GTF Latency Benchmark Design configurado para habilitar transceptores GTF no modo interno de Near-end Loopback. Os clocks de TX e RX no GTF operam na mesma frequência de aproximadamente 644 MHz com uma mudança de fase de 180 graus. O GTF Latency Benchmark Design mede a latência no hardware ao capturar o valor de um único contador de execução livre. A latência é medida como a diferença entre o momento em que os dados de TX são capturados no transceptor do GTF e o momento em que os dados de TX são capturados no receptor do GTF antes do roteamento de volta à malha de FPGA. A medição da latência não inclui sobrecarga de protocolo, enquadramento de protocolo, latência de lógica programável (PL), tempo de configuração da interface PL TX, clock-to-out da interface PL RX, tempo de funcionamento do pacote e outras fontes de latência. O teste de valor de referência foi executado 1.000 vezes com 250 frames por teste. O resultado da medição citada é baseado no "Modo RAW" do transceptor do GRF, onde o PCS (conexão de meio físico) do transceptor passa os dados "como estão" para a malha de FPGA. A medição da latência é consistente em todas as execuções de teste para esta configuração. Os fabricantes de sistemas podem variar as configurações, gerando resultados diferentes. ALV-10
2. Com base na comparação de simulação entre transceptores GTY Virtex UltraScale+ e transceptores GTF de latência ultrabaixa.