Vivado IP リリース ノート
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作成者: AMD
UltraScale/UltraScale+ アーキテクチャ GTH トランシーバー用 LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) はカスタマイズ可能なコアで、GTH トランシーバーの評価および監視に使用できます。
UltraScale™/UltraScale+™ アーキテクチャ GTH トランシーバー用 LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) はカスタマイズ可能なコアで、GTH トランシーバーの評価および監視に使用できます。このコアには、FPGA ロジックにインプリメントされるパターン ジェネレーターとパターン チェッカが含まれ、GTH トランシーバーのポートや DRP 属性へアクセスできます。さらに、通信ロジックが組み込まれているため、ランタイム中に JTAG 経由でデザインにアクセスできます。このコアは、コンフィギュレーションに基づいて、内蔵型またはオープン デザインとして使用できます。
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