经实践检验、快速高效的设计开发方法

AMD Vivado™ Design Suite 是易于使用、高度集成的免费工具链，可助力加速 AMD Spartan™ UltraScale+™ FPGA 的设计与实现流程。轻松解锁全新 Spartan 系列带来的高 I/O、低功耗及强大安全功能。

统一流程

依托集成式工具链，全方位支持仿真、综合、布局布线以及调试

一键式时序收敛

通过一键式操作流程，以出色性能轻松实现 FMAX 目标

丰富多样的 IP 核可供选择

不仅有近 400 种软 IP 核可供选择，还可与 Spartan UltraScale+ FPGA 中的新型硬核模块无缝集成

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统一流程，减少设计迭代次数

借助 Vivado Design Suite，无需再依赖多种工具，可减少迭代次数并降低调试难度。依托一体化的 Spartan UltraScale+ FPGA 统一设计流程，助力设计人员加速整个设计周期并加快完成小规模更新。

  • 集成式工具链：通过一个统一流程，集中完成仿真、综合、布局布线以及调试
  • 高级功能：强大的结果质量分析与时序分析功能

观看此详细的视频教程，快速启动 Spartan UltraScale+ FPGA 设计项目。了解如何构建实际应用，并掌握如何使用 Vivado 工具完成从设计输入、集成新硬核模块到实现和调试的完整流程。

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一键式时序收敛

对于 Spartan UltraScale+ FPGA，Vivado Design Suite 可通过一键式操作流程助您轻松实现性能目标，让您无需通过反复试错来调整约束条件，更无需为了满足时序要求而切换至成本更高的速度等级。

  • 在使用 AMD Vivado Design Suite 2025.1 与 Spartan UltraScale+ SU35P FPGA 时，通过采用一键式操作流程，即使不做任何设计改动，平均通过率仍能达到 92%，而且性能最高可达 250 MHz1
  • 优化实现流程：可直接利用预调优的布局布线策略，无需具备深厚的工具专业知识，也无需进行手动调整
  • 与上一代相比，功耗预计降低高达 30%2
一键式操作流程助力 Spartan UltraScale+(SU35P) 设计满足时序要求
SU35P -1（最慢）速度等级
97.8%
91.3%
80.4%
0
20
40
60
80
100
120
150 MHz
200 MHz
250 MHz

SU35P 目标频率

SU35P -2（最快）速度等级
97.8%
95.1%
84.4%
0
20
40
60
80
100
120
200 MHz
250 MHz
300 MHz

SU35P 目标频率

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广泛的软硬 IP 组合

依托大量经过预验证的 IP（包括 Spartan UltraScale+ FPGA 中的硬核模块与 Vivado 目录中的一系列软 IP），助您加快设计流程。借助简化的集成流程，您可以将更多精力集中在开发应用上，而无需从零构建底层基础设施。

  • 加快设计周期：利用现成的基础设施 IP
  • 专注实现差异化优势：集中精力完成重要工作，全情投入应用开发
  • 新型硬 IP：DDR4、PCIe®Gen4 和安全模块
  • 软 IP：将近 400 个核，助您快速启动设计
  • 借助 Vivado IP integrator，轻松集成硬核和软核 
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AMD Vivado™ Design Suite for AMD Spartan™ UltraScale+™ FPGAs solution rief cover
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资源

网络研讨会与操作视频
适用于 Spartan UltraScale+ 的 Vivado 的所有视频
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Power Design Manager

新一代独立功耗估算工具，助您在 AMD Versal、UltraScale+ 和 Kria™ 设计早期实现精准功耗预算规划。

功耗规划始于 Power Design Manager

Vivado™ Design Suite

AMD 自适应 FPGA/SoC 设计套件，集顶层综合、实现、动态 IP、功耗/时序收敛于一体；该套件提供免费版与企业版两个版本。

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附注
  1.  VIV-018
    基于 AMD 在 2025 年 7 月进行的最差负时序裕量测试；使用 Spartan UltraScale+ SU35P FPGA 和 Vivado Design Suite 2025.1，以 -1（最慢）速度等级在 150 MHz–250 MHz 频率范围内对 46 个设计进行了测试，并以 -2（最快）速度等级在 200 MHz–250 MHz 频率范围对 41 个设计进行了测试。结果会因器件、设计、配置和其他因素而有所不同。
  2. SUS-003
    预测数据基于 AMD 实验室 2024 年 1 月的内部分析，根据 AMD Artix UltraScale+ AU7P FPGA 的逻辑单元数量差异计算总功耗（静态及动态功耗），以使用 Xilinx Power Estimator (XPE) 工具（版本 2023.1.2）估算 16nm AMD Spartan UltraScale+ SU35P FPGA 与 28nm AMD Artix 7 7A35T FPGA 的功耗。实际总功耗在最终产品上市时可能会有所不同，具体取决于配置、设计、使用情况和其他因素。