高速設計開発のための実績ある道筋

無償で使いやすい統合ツールチェーンである AMD Vivado™ Design Suite を使用して、AMD Spartan™ UltraScale+™ FPGA の設計と実装を高速化します。最新の Spartan ファミリでは、高い I/O 性能、低消費電力、堅牢なセキュリティ機能を、複雑さを伴わずに利用できます。

統合フロー

シミュレーション、合成、配置配線、デバッグのための統合ツールチェーン

プッシュボタン タイミング クロージャ

実績ある性能のプッシュボタン フローにより、FMAX ターゲットを達成

IP コアの幅広い選択肢

約 400 種類に及ぶソフト IP コアの幅広い選択肢と、Spartan UltraScale+ FPGA の新しいハード ブロックのシームレスな統合

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設計イテレーションを減らす統合フロー

Vivado Design Suite では、複数のツールを使用する必要がなくなるため、イテレーションが減りデバッグが容易になります。設計者は Spartan UltraScale+ FPGA 向けのオールインワン フローを活用することで、フル デザイン サイクルや小規模な更新を加速できます。

  • 統合ツールチェーン: シミュレーション、合成、配置配線、デバッグを一貫したフローで実行
  • 高度な機能: クラス最高の QoR とタイミング解析

手順を解説しているこちらの動画チュートリアルをご覧いただき、Spartan UltraScale+ FPGA プロジェクトをスピーディに開始しましょう。実際のアプリケーションを構築し、デザイン入力から新しいハード ブロックの統合、実装、デバッグまで、Vivado ツール フローをスムーズに実行する方法を説明します。

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プッシュボタン タイミング クロージャ

Spartan UltraScale+ FPGA 向けの Vivado Design Suite は、プッシュボタン フローにより性能目標の達成を支援し、試行錯誤による制約調整や、タイミングを満たすためにより高価なスピード グレードへ移行する必要性を減らします。

  • AMD Vivado Design Suite 2025.1 と Spartan UltraScale+ SU35P FPGA は、設計変更なしでプッシュボタン フローを使用した場合、最大 250 MHz で平均 92% のパス率を提供1
  • 最適化された実装: 事前に調整された配置配線戦略を活用します。ツールに関する高度な専門知識も手動調整も必要ありません
  • 推定される消費電力削減率は前世代比で最大 30%2
プッシュボタン フローでタイミングを満たす Spartan UltraScale+ (SU35P) の設計
-1 (最遅) のスピード グレードでの SU35P
97.8%
91.3%
80.4%
0
20
40
60
80
100
120
150 MHz
200 MHz
250 MHz

SU35P 目標周波数

-2 (最速) のスピード グレードでの SU35P
97.8%
95.1%
84.4%
0
20
40
60
80
100
120
200 MHz
250 MHz
300 MHz

SU35P 目標周波数

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ハード IP とソフト IP の幅広いポートフォリオ

検証済み IP の豊富なライブラリで設計プロセスを高速化。Spartan UltraScale+ FPGA のハード ブロックと Vivado カタログのソフト IP ポートフォリオを組み合わせます。合理化された統合フローにより、アプリケーションに集中でき、インフラストラクチャのゼロからの構築に時間を費やす必要がありません。

  • デザイン サイクルの高速化: 既成のインフラストラクチャ IP を活用
  • 差別化を重視: 一番重要であるべきアプリケーションに労力を注ぐ
  • 新しいハード IP: DDR4、PCIe® Gen4、セキュリティ ブロック
  • ソフト IP: 設計のスピーディな開始を可能にする約 400 種類のコア
  • Vivado IP インテグレーターを使用してハード コアとソフト コアの統合を合理化 
IP カタログの詳細を見る
AMD Vivado™ Design Suite for AMD Spartan™ UltraScale+™ FPGAs solution rief cover
ソリューション概要を表示
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リソース

ウェビナーと解説ビデオ
Spartan UltraScale+ 向け Vivado のすべてのビデオ
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利用開始

Power Design Manager

AMD Versal、UltraScale+、および Kria™ 設計向けの次世代スタンドアロン電力見積もりツールであり、正確な初期予算策定を可能にします。

Power Design Manager を使用して開始する

Vivado™ Design Suite

AMD のアダプティブ FPGA/SoC デザイン スイートであり、最高水準の合成、実装、動的 IP、電力/タイミング クロージャを、無償版とエンタープライズ版で提供します。

Vivado を今すぐダウンロード
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脚注
  1.  VIV-018
    2025 年 7 月に AMD が実施したワースト ネガティブ スラック (WNS) テストに基づきます。Spartan UltraScale+ SU35P FPGA を Vivado Design Suite 2025.1 で使用し、-1 (最遅) のスピード グレードでは 150 MHz ～ 250 MHz の範囲で 46 の設計を、-2 (最速) のスピード グレードでは 200 MHz ～ 250 MHz の範囲で 41 の設計をテストしました。結果は、デバイス、設計、構成などの要因によって変動する可能性があります。
  2. SUS-003
    AMD ラボが 2024 年 1 月に実施した社内分析に基づいて予測したものです。この分析では、AMD Artix UltraScale+ AU7P FPGA のロジック セル数の差を考慮して合計消費電力 (スタティック + ダイナミック消費電力) を計算しています。Xilinx Power Estimator (XPE) ツールのバージョン 2023.1.2 を使用して、16 nm AMD Spartan UltraScale+ SU35P FPGA と 28 nm AMD Artix 7 7A35T FPGA の消費電力を見積もりました。最終製品が市場にリリースされる際の実際の合計消費電力は、構成、使用状況、およびその他の要因によって異なります。