
Bewährter Weg zur schnellen Designentwicklung
Beschleunigen Sie Design und Implementierung für AMD Spartan™ UltraScale+™ FPGAs mit der AMD Vivado™ Design Suite – einer benutzerfreundlichen, integrierten und kostenlosen Toolchain. Nutzen Sie energiesparende und robuste Sicherheitsfunktionen mit hohem E/A in der neuesten Spartan Familie – ganz ohne Komplexität.
Einheitlicher Flow
Integrierte Toolchain für Simulation, Synthese, Place-and-Route sowie Debugging
Timing-Closure per Knopfdruck
Erreichen Sie die FMAX-Ziele per Knopfdruck-Flow – mit bewährter Performance
Große Auswahl an IP-Kernen
Große Auswahl von fast 400 Soft-IP-Kernen und nahtlose Integration neuer Hard-Blöcke in Spartan UltraScale+ FPGAs


Einheitlicher Flow für weniger Designiterationen
Die Vivado Design Suite macht mehrere Tools überflüssig und ermöglicht weniger Iterationen und einfacheres Debuggen. Designer profitieren von einem All-in-One-Flow für Spartan UltraScale+ FPGAs, der vollständige Designzyklen und kleine Aktualisierungen beschleunigt.
- Integrierte Toolchain: Simulation, Synthese, Place-and-Route und Debugging in einem zusammenhängenden Flow
- Erweiterte Funktionen: Erstklassige QoR- und Timing-Analyse
Sehen Sie sich dieses Schritt-für-Schritt-Video an, um Ihr Spartan UltraScale+ FPGA Projekt zu starten. Erfahren Sie, wie Sie eine echte Anwendung erstellen und im Vivado Tool-Flow navigieren – vom Designeinstieg über die Integration neuer Hard-Blöcke bis hin zu Implementierung und Debugging.

Spartan UltraScale+ (SU35P) Designs erfüllen Timing mit Knopfdruck-Flow
SU35P-Zielfrequenz
SU35P-Zielfrequenz


Breites Portfolio an Hard- und Soft-IP
Beschleunigen Sie den Designprozess mit einer umfangreichen Bibliothek von vorab verifiziertem IP, bei dem Hard-Blöcke im Spartan UltraScale+ FPGA mit einem Portfolio von Soft-IP aus dem Vivado Katalog kombiniert werden. Mit einem optimierten Integrationsablauf können Sie sich mehr auf Ihre Anwendung konzentrieren und weniger darauf, eine Infrastruktur von Grund auf neu aufzubauen.
- Beschleunigte Designzyklen: Nutzen Sie vorgefertigtes Infrastruktur-IP
- Schwerpunkt auf Differenzierung: Setzen Sie den Fokus dort, wo es darauf ankommt – Ihre Anwendung
- Neue Hard-IP: DDR4, PCIe® Gen4 und Sicherheitsblöcke
- Soft-IP: Fast 400 Kerne, um Ihr Design zu starten
- Optimieren Sie die Integration von Hard- und Soft-Kernen mit dem Vivado IP Integrator




Ressourcen
Online-Seminar und erläuternde Videos

Erste Schritte
Power Design Manager
Eigenständiges Tool der nächsten Generation zur Schätzung des Stromverbrauchs für AMD Versal, UltraScale+ und Kria™ Designs – genaue frühzeitige Budgetierung.
Vivado™ Design Suite
Adaptive FPGA/SoC Design Suite von AMD – erstklassige Synthese, Implementierung, dynamisches IP, Energie/Timing-Closure, kostenlos und für Unternehmen.

Kontakt
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Fußnoten
- VIV-018
Basierend auf Worst-Negative-Slack-Tests von AMD im Juli 2025 auf einem Spartan UltraScale+ SU35P FPGA mit Vivado Design Suite 2025.1, getestet bei -1 (langsamste) Geschwindigkeitsstufe bei (150 MHz–250 MHz) über 46 Designs und bei -2 (schnellste) Geschwindigkeitsstufe bei (200 MHz–250 MHz) über 41 Designs. Die Ergebnisse können je nach Gerät, Design, Konfiguration und anderen Faktoren abweichen.
- SUS-003
Die Prognose basiert auf einer internen Analyse von AMD im Januar 2024 unter Verwendung der Gesamtleistungsberechnung (statische und dynamische Leistung) basierend auf der Differenz bei der Anzahl der logischen Zellen eines AMD Artix UltraScale+ AU7P FPGA, um die Leistung eines 16 nm AMD Spartan UltraScale+ SU35P FPGA im Vergleich zu einem 28 nm AMD Artix 7 7A35T FPGA unter Verwendung des Xilinx Power Estimator (XPE) Tool Version 2023.1.2 zu schätzen. Die tatsächliche Gesamtleistung variiert je nach Konfiguration, Konzept, Nutzung und anderen Faktoren, wenn die Endprodukte auf den Markt kommen.
- VIV-018
Basierend auf Worst-Negative-Slack-Tests von AMD im Juli 2025 auf einem Spartan UltraScale+ SU35P FPGA mit Vivado Design Suite 2025.1, getestet bei -1 (langsamste) Geschwindigkeitsstufe bei (150 MHz–250 MHz) über 46 Designs und bei -2 (schnellste) Geschwindigkeitsstufe bei (200 MHz–250 MHz) über 41 Designs. Die Ergebnisse können je nach Gerät, Design, Konfiguration und anderen Faktoren abweichen. - SUS-003
Die Prognose basiert auf einer internen Analyse von AMD im Januar 2024 unter Verwendung der Gesamtleistungsberechnung (statische und dynamische Leistung) basierend auf der Differenz bei der Anzahl der logischen Zellen eines AMD Artix UltraScale+ AU7P FPGA, um die Leistung eines 16 nm AMD Spartan UltraScale+ SU35P FPGA im Vergleich zu einem 28 nm AMD Artix 7 7A35T FPGA unter Verwendung des Xilinx Power Estimator (XPE) Tool Version 2023.1.2 zu schätzen. Die tatsächliche Gesamtleistung variiert je nach Konfiguration, Konzept, Nutzung und anderen Faktoren, wenn die Endprodukte auf den Markt kommen.