IBERT for 7 Series GTH Transceivers
作者: AMD
適用於 7 系列 FPGA GTH 收發器的可自訂 LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) 核心,是為評估及監測 GTH 收發器所設計。
- 設計工具支援: Vivado Software
- 隨附於: Vivado Software
- 授權: End User License Agreement
- 器件支援: Virtex 7
作者: AMD
適用於 7 系列 FPGA GTH 收發器的可自訂 LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) 核心,是為評估及監測 GTH 收發器所設計。
適用於 7 系列 FPGA GTH 收發器的可自訂 LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) 核心,是為評估及監測 GTH 收發器所設計。此核心包含模式生成器和檢查器,皆以 FPGA 邏輯實現,並可存取 GTH 收發器的連接埠與動態重新配置連接埠屬性。另外亦包含通訊邏輯,讓設計可在執行階段透過聯合測試工作群組 (Joint Test Action Group, JTAG) 存取。此核心可依客戶配置,如本文件說明,以獨立形式或開放設計形式使用。
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