PL 整合前的早期 AI 引擎驗證
- 使用快速的軟體式模擬，單獨驗證 AI 引擎核心功能
- 使用 x86 模擬器進行位元準確的快速演算法除錯與迭代
- 使用 AI 引擎模擬器取得週期近似效能深入解析
為何要進行 AMD Versal™ AI 引擎與可程式化邏輯的異構模擬？
異構模擬是端對端模擬流程，可讓工程師待在偏好的開發環境中，於硬體實作之前驗證 AI 引擎 + PL 系統的功能。這有助於以更快速且更有信心的方式驗證複雜的 AMD Versal™ 自適應 SoC 設計。
在原生環境中進行模擬，無需重寫測試平台
無需重寫測試平台或學習新的工作流程，即可直接在開發演算法的環境中進行模擬，進而更快速地驗證硬體行為。
- 重複使用現有的 MATLAB®、Simulink®、Python™、C++ (EA) 或 HDL 測試平台
- 免去從一個環境轉換至另一個環境時，容易出錯的測試平台開發作業
- 繼續使用熟悉的工具，加速演算法到硬體的迭代工作
簡化 AI 引擎 + PL 系統（Vitis 子系統）的異構模擬
透過對異構 Versal 器件設計進行單套統一的模擬，及早取得系統層級的信心。
- 同時模擬 AI 引擎與可程式化邏輯
- 以一貫的方法取代針對特定區塊的零散流程
- 及早發現整合問題並減少後期的功能不相符問題
透過硬體迴路 (HIL) 加速系統驗證
結合功能模擬與實際硬體執行，大幅縮短驗證週期
- 縮短系統層級的驗證時間（相較於 AMD 軟體模擬流程）
- 透過晶片串流實際 I/O，獲得更快速清晰的除錯資訊
- 在最終硬體定案之前，先驗證端對端輸送量和行為
文字式模擬流程
文字式模擬流程是指使用 Python、C++、RTL 和 MATLAB 測試平台進行模擬（而非使用圖形和模型式流程，例如 Simulink®）。
- 文字式流程
- 資源
AI 引擎與可程式化邏輯異構模擬
AMD 模擬流程可在設計的每個階段，共同模擬 AI 引擎與可程式化邏輯 (PL)，讓您及早驗證異構 AMD Versal™ 自適應 SoC 系統，更快最佳化效能，並在進到硬體階段前降低整合風險。
文字式模擬流程資源
AMD YouTube 頻道的指南影片
模型式模擬流程
透過統一的 AI 引擎與可程式化邏輯共同模擬，直接在 Simulink® 中驗證異構 AMD Versal™ 自適應 SoC 設計。下方所述 Vitis 模型編輯器的異構模擬流程與 UG1483 中所列的硬體驗證流程相輔相成（就硬體模擬等步驟而言）。
- 模型式流程
- 資源
適用於 AI 引擎和 PL 共同模擬的 AMD Vitis™ 模型編輯器
Vitis 模型編輯器讓您可直接在 Simulink® 中模擬 AI 引擎與可程式化邏輯 (PL)，讓您能及早以更快且風險更低的方式驗證 AMD Versal™ 自適應 SoC 設計。
及早驗證完整系統
- 從單一 Simulink® 測試平台執行 AI 引擎和 PL 共同模擬
- 及早發現整合與效能問題，避免成本高昂的重複作業
- 銜接演算法設計與硬體實作之間的落差
輔以硬體準確結果的高階設計
- 同時模擬 AI 引擎核心、PL（例如實作 DSP 功能的 LogicCore IP）以及 Simulink 元件
- 自動產生以實際 AMD 硬體為目標的 AI 引擎圖形
- 利用週期準確和交易層級模擬來平衡抽象化
貼近真實的端對端系統深入解析
- 模擬 AI 引擎、PL 和記憶體之間經由 AXI 介面的實際資料移動
- 在硬體建置之前，先驗證功能、延遲和輸送量
- 與 Vitis 工具鏈緊密整合
更快最佳化，更快到硬體
- 快速探索 AI 引擎/PL 分區，並最佳化效能瓶頸
- 使用熟悉的視覺化和除錯工具，不必離開 Simulink 環境
- 減少迭代、降低風險，並安心移轉至硬體
模型式模擬流程資源
其他資源
開始使用 Hackster.io 專案（Adam Taylor 主講）
了解如何使用 Vitis 統一軟體平台異構系統流程建立嵌入式系統解決方案。